今天大家一起來學(xué)習(xí)一篇關(guān)于接收機的論文，論文作者是我們之前介紹的拉維教授和他的學(xué)生，論文來源于拉扎維教授的主頁。以后呢，我們試著做一個關(guān)于射頻論文的專題，通過一些對論文的學(xué)習(xí)，來提高我們的知識技能。同時把論文的原文提供給大家一起賞讀。
【射頻學(xué)堂】，擼起袖子加油干吧！
學(xué)習(xí)這篇論文之前，我們先來認識一下載波聚合Carrier Aggregation。
載波聚合Carrier Aggregation是第四代移動通信技術(shù)LTE-A的關(guān)鍵技術(shù)之一，為了滿足單用戶峰值速率和系統(tǒng)容量提升的要求，一種###直接的辦法就是增加系統(tǒng)傳輸帶寬。CA技術(shù)可以將2～5個LTE成員載波（ComponentCarrier，CC）聚合在一起，實現(xiàn)###大100MHz的傳輸帶寬，有效提高了上下行傳輸速率，如下圖所示。終端根據(jù)自己的能力大小決定###多可以同時利用幾個載波進行上下行傳輸。
CA功能可以支持連續(xù)或非連續(xù)載波聚合，每個載波###大可以使用的資源是110個RB。每個用戶在每個載波上使用獨立的HARQ實體，每個傳輸塊只能映射到特定的一個載波上。每個載波上面的PDCCH信道相互獨立，可以重用R8版本的設(shè)計，使用每個載波的PDCCH為每個載波的PDSCH和PUSCH信道分配資源。也可以使用CIF域利用一個載波上的PDCCH信道調(diào)度多個載波的上下行資源分配。
接下來我們一起來看看文章給的一種什么樣的接收機結(jié)構(gòu)？這種接收機結(jié)構(gòu)又有什么意義呢？
文章提出的接收機結(jié)構(gòu)如下圖所示，圖示中的頻譜顯示了一個四載波的例子。LO的頻率fLO設(shè)置在###外層載波的中間，這樣可以將這個模塊下變頻到一個不超過35MHz的中頻上。這個正交的中頻信號在復(fù)下變頻到基帶信號之前經(jīng)過低頻濾波，數(shù)字化和鏡像抑制。當(dāng)然兩個ADC模塊數(shù)字化中頻IF組件以及帶內(nèi)blocker。在參考文章2中給出的帶內(nèi)blocker配置文件中，包含一個5MHz帶寬的期望信號和-40.5dBc的blocker，要求###寬的ADC動態(tài)范圍。一個64-QAM星座圖，在一個可接受的誤碼率下，要求的信噪比大約為24dB，這樣我們就可以得出：ADC所需要的###小的動態(tài)范圍DR為64.5dB。非常幸運的是，在參考文獻3中給出了一款14bit，80MHz的ADC轉(zhuǎn)換器，在Nyquist速率下，消耗的能量為31mW，所能達到的信噪比SNR為71dB，SFDR為80dB。如果運行在80MHz，這款A(yù)DC的理想采樣速率因子為8，這個時候可以達到80dB的動態(tài)范圍，這樣就為上述應(yīng)用場景提供了足夠的設(shè)計冗余。
關(guān)于圖2，作者的提出的算法基于兩個原則：1，在模擬增益和相位不匹配的情況下，我們可以在頻域里簡單相乘；2，如果兩個在中頻的重疊通道，其功率為PA和PB，頻率相關(guān)的不匹配被糾正到合適的頻率。（這一段好難理解？）失配估計器中所需的操作僅使用加法器和寄存器，通過位串行算術(shù)來執(zhí)行，因為a的計算速度可能與e和theta中溫度和電源引起的漂移。下變頻器中的WIF的相位由數(shù)字控制振蕩器產(chǎn)生，即一個累加器后跟一個查找表，產(chǎn)生無諧波混合。圖2所示的下變頻器就可以根據(jù)帶內(nèi)載波的數(shù)量重復(fù)運行。
圖3給出了射頻前端的應(yīng)用，所支持的LTE頻率從700MHZ到2700MHz。作者提出了一種帶有有源反饋的寬帶低噪聲放大器LNA，以實現(xiàn)較低的噪聲系數(shù)NF，可接受的輸入匹配和單端到雙端的轉(zhuǎn)換。
電路的設(shè)計應(yīng)確保對于混頻器和TIA，電壓增益Inv2約為1，且Rin=50Ω。低噪聲放大器的噪聲系數(shù)為1.76分貝。
這種低噪聲放大器在低電源電壓下工作，與文獻[5]中的噪聲消除拓撲結(jié)構(gòu)相比較，后者沒有如果輸入CG設(shè)備驅(qū)動平衡，則消除其噪聲混頻器和TIA（并采用不同的漏極電阻）。為了給低噪聲放大器中的反相器建立一個明確定義的偏置電流，伺服回路調(diào)整復(fù)制反相器Invrep的PMOS體電壓，從而迫使VI等于V2，從而驅(qū)動Inv rep的偏置電流朝向I REF 1該方法避免了在電路中放置偏置電流源的需要與源極串聯(lián)的逆變晶體管，允許更大的電壓凈空，因此更高的線性度。
同時，文章給出了一個設(shè)計實例，如圖4所示。圖1所示的接收機架構(gòu)采用了 TSMC 45-nm 數(shù)字CMOS 工藝制作而成，采用了現(xiàn)有的ADC和FPGA后端進行測試，有效的芯片面積為450 um x 350 um，測試頻率為2GHz，耗散功率為15mW。
圖5和圖6給出了測試數(shù)據(jù)。
下表給出了測試性能的總結(jié)。
